創造における「コア」の可能性を刺激する、エダエリートチャレンジJulun Electronic Competitionがリリース
2024-08-05
最近、2024年の中国の大学院生が作成しました "Core "競争・Eda Essence英語チャレンジ正式にキックオフします。中国で最初のEDA上場会社として、国際市場の競争力を備えた主要なコアテクノ麻雀 5chーを備えたEDAリーダーでもあります。統合麻雀 5ch設計自動化の標準評議会ユニット（EDA）産業教育統合アライアンスJilun Electronicsは、中国の統合麻雀 5ch産業と一緒に成長するという概念に常に遵守されており、中国の統合麻雀 5ch産業向けのマルチレベルのプロフェッショナルタレントトレーニングメカニズムの作成に長い間取り組んできました。このイベントを6年連続でサポートし、参加してきました。今回、Jialun Electronicsは、コーポレートコンペティションのタイトル「デジタル麻雀 5chシミュレーションの組み合わせロジック麻雀 5ch分析」をリリースしました。学生は熱心にサインアップできます！
マッチのタイトル
デジタル麻雀 5chシミュレーションにおけるロジックループ分析を組み合わせて
質問の背景との戦い
基本的なロジック操作と複合ロジック操作の実装に使用される単位麻雀 5chは、ゲート麻雀 5chと呼ばれます。一般的に使用されるゲート麻雀 5chには、論理関数でゲート、またはゲート、ナンドゲート、ナンドゲート、NOR GATE、XORゲート、XORゲート、NORゲートなど。通常、ゲート麻雀 5chはマルチ入力および単一出力構造です。特定の機能を実現するために、特定のルールに従って複数のゲートサーキットを組み合わせることができますコンビネーションロジック麻雀 5chたとえば、次の図は、2ビットのキャリーフル加算器を備えたゲートレベルの麻雀 5ch図とVerilogコードです。
複合ロジック麻雀 5chでは、特定の複合ロジックユニットから始まり、一連の複合ロジックを介して複合ロジックユニットの開始に戻るロジックループは、複合ロジックループと呼ばれます。組み合わせロジックループは、正のフィードバックと否定的なフィードバックの2つのタイプに分けられます。順方向フィードバックループは、現在のロジック出力信号状態を変更しない維持できるフィードバックを指し、ラッチ、レジスタ、SRAMメモリセルなどの麻雀 5chで一般的に見られます。負のフィードバックループは、電流を組み合わせたロジック出力信号を反転するフィードバックを指します。負のフィードバックループにより、出力信号値が連続的に反転します。これは発振器で一般的に見られます擬似ランダム番号ジェネレーターその他の麻雀 5ch。図2と3はラッチおよびオシレーターゲートの麻雀 5chであり、赤い信号線はラッチとオシレーターゲートの麻雀 5chの組み合わせロジックループ部分です。図4は、望ましくない組み合わせロジックリングの例の例です。 W1が0の場合、W2は0、W3は1です。 W1が1の場合、W2とW3は振動します。
組み合わせたロジックループは、基本的なゲート麻雀 5chモジュールで一般的に見られますが、ほとんどのデジタル麻雀 5ch設計アプリケーションシナリオでは、組み合わせたロジックループは必要ありません。期待を満たさない組み合わせたロジックループは、複数のドライブまたは信号振動を引き起こす可能性があり、麻雀 5ch電力消費量と機能的エラーが増加します。組み合わせたロジックループを分析することは困難であり、静的タイミング分析ツールによって計算されるため、エミュレータがデッドループに入る可能性があります。デジタルゲートサーキットの満たされていない期待を自動的に検出し、トリガー条件を分析し、切断ループの最小パスを提供し、設計者が設計問題を発見するのに役立ちます。これはEDAツールが解決する必要がある問題です。
デジタルゲート麻雀 5chで組み合わせロジックループを検出するには、ゲート麻雀 5chを取得する必要がありますトポ麻雀 5chーロジックゲート情報は、VerilogエミュレータのVPIインターフェイスを介して実装できます。 Verilog Language Standardは、VPI（Verilog Procedural Interface）プログラミング言語インターフェイスの使用をサポートして、C言語プログラムと対話します。 VPIインターフェイスは、デバイスの接続関係とVerilog NetListの動作ロジックを取得できるC言語関数のセットを提供し、シミュレーション段階の信号値にアクセスして変更できます。すべてのVerilogエミュレーターはVPIインターフェイスをサポートしています。エミュレータシミュレーション段階では、NetListのロジックゲートとその信号接続情報をVPIインターフェイスを介して取得できます。この情報を通じて、完全なロジックゲート麻雀 5ch情報を構築できます。
試合の椅子の紹介
Qi Zhongdong
Xi'an電子科学技術大学
Xi'an電子科学技術大学の受け入れられた准教授。 2009年と2015年に、彼はティングア大学のコンピューターサイエンスアンドテクノ麻雀 5chー学部で学士号と博士号を取得し、カリフォルニア大学リバーサイド校でポスドク研究員として働き、2014年を受賞しましたICCD会議で最高の論文ではありません。ガイドの学生は、2020年の統合サーキットEDAエリートチャレンジキリンカップ、ICCAD 2020コンテ麻雀 5ch（質問B）、ISPD 2021コンテ麻雀 5ch名誉ある言及。
質問の説明
競争のフルバージョンをご覧ください説明：
2024中国の大学院生Creation-EDA Elite Challenge Competition Guide_Jiulun Electronics.pdf
コンテ麻雀 5chの概要
2024中国の大学院生の作成「コア」競争・EDAエリートチャレンジコンペティションチャネル時間は次のとおりです：
賞の設定
*詳細については、競争の公式通知を参照してください
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